Zwiększenie wydajności taczek JEDEC w celu przekroczenia międzynarodowych norm

W przypadku przechowywania i transgranicznego transportu komponentów półprzewodnikowych płaskość tacy JEDEC (standardowe tacy JEDEC) bezpośrednio określa bezpieczeństwo przechowywania i transportu chipów.Jako krytyczny nośnik łączący produkcję chipów z zastosowaniami końcowymi, deformacja warpage może prowadzić do przemieszczenia chipów, kolizji, a nawet uszkodzenia, powodując nieocenione straty dla klientów.

Zgodnie ze standardem projektowania Jedec-Tray-DGuide4-10D, kontrolka warpage dla tacy JEDEC o standardowych wymiarach (322.6 135.9 12.19 mm i 322.6 135.9 7.62 mm) powinna być na ogół mniejsza niż 0,8 mm.Przedsiębiorstwa produkcyjne zazwyczaj stosują tę normę jako odniesienie do produkcjiPowszechnie uznaje się, że mniejsza warpage tacki zmniejsza prawdopodobieństwo wystawienia chipów i modułów z ich jam / kieszeni, ułatwiając tym samym bezpieczniejsze przechowywanie i transport.Wspieranie standardów jakości w branży, Hiner-Pack uruchomił dedykowany projekt optymalizacji warpage JEDEC Tray, podnosząc wydajność produktu do nowych szczytów dzięki wielowymiarowym przełomomom technologicznym.

Jak stawić czoła wyzwaniom?

Na początku projektu wyznaczyliśmy cele optymalizacyjne oparte na rygorystycznych standardach branżowych.Strona wypaczona taśm JEDEC musi być kontrolowana w zakresie 0.8mm po ciągłym pieczeniu w temperaturze 150°C. Tacy do mniejszych szczątków lub komponentów wymagają jeszcze większej precyzji i płaskości.Zidentyfikowaliśmy trzy główne punkty bólu przyczyniające się do warpage: deformacja termiczna spowodowana niezgodnymi współczynnikami rozszerzenia termicznego (CTE) w materiałach, nierównomierną dystrybucją naprężeń podczas formowania i niewystarczającą symetrią konstrukcyjną.Problemy te nasilają się podczas cyklu temperatury w przypadku przechowywania w wysokich temperaturach i transportu na duże odległości, stanowiące krytyczne wąskie gardła w kontroli jakości.

Wielowymiarowe przełomy: optymalizacja całego łańcucha od projektowania do produkcji

1Projekt konstrukcyjny: łagodzenie stresu poprzez symetrię

W oparciu o zasady projektowania podłoża IC o wysokiej gęstości zastosowaliśmy "zasadę symetrii" w całym procesie projektowania tac.Rozkład matrycy rowu został zoptymalizowany w celu zapewnienia jednolitej grubości folii miedzi i warstwy żywicy w całej tacceDodatkowo do obszarów niefunkcjonalnych dodano "wyspy równowagi", utrzymując stosunek powierzchni 40%-60% między warstwami z odchyleniami sąsiednich warstw nieprzekraczającymi 10%.Wykorzystanie narzędzi analizy elementów skończonych (FEA), stworzyliśmy modele zachowania termomechanicznego, aby precyzyjnie przewidzieć trendy deformacji w różnych temperaturach podczas fazy projektowania,umożliwiające proaktywną optymalizację parametrów w celu przeciwdziałania potencjalnym zagrożeniom warpage.

2Kontrola procesów produkcyjnych: kontrola precyzyjna i monitorowanie w czasie rzeczywistym

W produkcji wprowadziliśmy proces "staged curing", stopniowo uwalniając wewnętrzne napięcia podczas formowania poprzez stopniową kontrolę temperatury, zastępując tradycyjne jednorazowe metody utwardzania.Sprzęt do prasy warstwowej został zmodernizowany dzięki jednolitej technologii rozkładu ciśnienia w celu precyzyjnego kontrolowania zakresów ciśnienia i temperaturyW celu uzyskania wysokiej jakości zamknięcia, wdrożyliśmy bezkontaktowy system pomiaru triangulacji laserowej do monitorowania w czasie rzeczywistym danych o warpage w każdej partii,tworzenie mechanizmu sprzężenia zwrotnego optymalizacji procesu produkcyjnego poprzez analizę sztucznej inteligencji.

Osiągnięcie wyników: poprawa jakości i zwiększona wartość dla klientów

Poprzez ciągłą optymalizację iteracyjną, warpage naszych tacy JEDEC został stabilnie kontrolowany poniżej 0,3 mm, znacznie przewyższając limit standardowy w branży 0,8 mm.Ten przełom nie tylko zmniejszył wskaźnik wad w produkcie o 92%, ale również spełnił wymagania dotyczące precyzyjnego pakowania dla chipów o pełnej wielkości od 33 mm do 22 mm. We will continue to explore the application of cutting-edge materials such as graphene-reinforced substrates and develop embedded active compensation structures to safeguard the quality and safety of the semiconductor supply chain with even greater precision.